`timescale 1ns/1ns
module top;
  bit  sys_clk;
  always #5 sys_clk = ~sys_clk; 

  PS_if i1 (sys_clk); 
  PS    a1 (      i1.DUT.sys_clk,                             
                  i1.DUT.rst_n,                            
                  
                  i1.DUT.PG_PC,                             
                  i1.DUT.FP_en,
                  i1.DUT.FP_PC,
                  i1.DUT.PS_PC,
                  
                  i1.DUT.DP_stall,
                  i1.DUT.I_FP_invalid,
                  i1.DUT.D_RAM_invalid,
                  
                  i1.DUT.PG_io_invalid,
                  i1.DUT.PS_io_invalid,
                  
                  i1.DUT.Int_Sev,
                  i1.DUT.DSP_core_en);
  test        t1 (i1);

endmodule





